数字秒表的设计

摘要：本文介绍了数字秒表的设计。该设计采用EDA技术，使用硬件描述语言VHDL按模块化设计的。该系统具有复位开关和启/停开关，计时精度达到10ms，计时范围为0秒～59分59.99秒。本设计模块划分为控制模块、计时模块、显示模块三个模块。其中控制模块采用计算机电路控制器类似的控制状态机设计的；计时模块也与计算机电路一样以时钟脉冲计数，含有多个计数器；显示模块采用扫描显示，含有BCD七段译码器和LED数码管。

关键字：状态机；计数器；BCD七段译码器；LED数码管

目录

1 引言 1

1.1 设计的目的 1

1.2 设计的内容 1

2  EDA、VHDL简介 1

2.1 EDA技术 1

2.2 硬件描述语言——VHDL 2

3设计过程 4

3.1 设计规划 4

3.2 各模块的原理及其程序 4

3.2.1控制模块 5

3.2.2时基分频模块 5

3.2.3计时模块 6

3.2.4显示模块 7

4系统仿真 9

结束语 13

致谢 14

参考文献 15

附录 16