基于CPLD的扰码解扰器设计

摘要               

                

通信系统中，为保证定时信息的质量，防止长连0和连1对传输同步造成影响，需要对数据在发送端进行扰码，接收端进行解扰。

本论文介绍了数字通信中的扰码和解扰原理，利用CPLD芯片进行扰码器和解扰器设计。将通过MAX+plus II软件得到的仿真图形和用示波器对电路板调试所得到的波形进行比较，验证本设计的正确性。此本设计所研究的内容对通信原理实验的扩展非常有意义，具有较高的实用价值。

关键词: CPLD，MAX+plus II，VHDL，扰码，解扰

目录                  

摘要 I

ABSTRACT II

第1章 绪论 1

1.1 背景 1

1.2 研究内容 1

第2章 扰码和解扰原理 3

2.1 m序列原理 3

2.2 m 序列性质 4

2.3 扰码和解扰原理 5

第3章 软件设计及仿真 8

3.1 总体设计 8

3.2 扰码器设计 8

3.2.1 扰码器设计原理 8

3.2.2 扰码程序实现 9

3.3 解扰器设计 11

3.3.1 解扰器设计原理 11

3.3.2 解扰程序实现 12

3.4 仿真及波形分析 12

3.4.1 VHDL简介 12

3.4.2 MAX+PLUS II 14

3.4.3 仿真步骤 15

3.4.4 仿真图 16

第4章 硬件设计 19

4.1 芯片介绍 19

4.2 外围电路设计 22

4.2.1 原理图分析 22

4.2.2 Protel原理图绘制过程 24

4.3 焊接与调试 25

第5章 结论 26

致谢 27

主要参考文献 28

附录 源代码 29