基于FPGA的多路抢答器的设计

摘要

现场可编程门阵列FPGA作为集成度和复杂程度最高的可编程ASIC。是ASIC的一种新型门类，它建立在创新的发明构 思和先进的 EDA技术之上。传统的数字逻辑设计使用 TTL电平和小规模的数字集成电路来完成逻辑电路图。使用这些标准的逻辑器件已经被证实是最便宜的手段，但是要求做一些布线和复杂的电路集成板(焊接调试)等工作，如果出现错误，改动起来特别麻烦。正是因为 FPGA的EDA技术使用了更高级的计算机语言，电路的生成基本上是由计算机来完成，将使用户能较快地完成更复杂的数字电路设计，由于没有器件之间的物理连接，因此调试及故障排除更迅速、有效。

本文运用 EDA中的 Ouartus II作为软件开发平台，设计了一款基于 FPGA的智力竞赛抢答器。

关键词：现场可编程门阵列，EDA技术,电路生成

目录

摘要 I

ABSTRACT II

第一章 引言 1

1.1 背景 1

1.2 研究内容 1

第二章  硬件设计 3

2.1 传统智力抢答器设计 3

2.2 设计思路与系统结构 4

2.2.1 功能模块划分 4

2.2.2 功能分析 4

2.3 FPGA技术 4

2.3.1 FPGA的基本特点 5

2.3.2 FPGA的配置模式 6

2.4 外部电路 6

第三章 软件设计 11

3.1 开发软件 11

3.2 设计思路 12

3.3 各个模块及整体功能的实现 12

3.3.1 判别锁存模块 14

3.3.2 译码显示模块 14

3.3.3 时钟分频模块 15

3.3.4 计时与声光模块 16

3.4 各个模块的时序仿真图 17

3.4.1 lock模块时序仿真图及其分析 17

3.4.2 decoder模块时序仿真图及其分析 18

3.4.3 counter模块时序仿真图及其分析 18

3.4.4 bell模块时序仿真图及其分析 19

3.4.5 dsp模块时序仿真图及其分析 19

3.4.6 三个分频模块说明 20

第四章 系统调试 21

第五章 结束语 23

致 谢 24

参考文献 25

附录 源代码 26