基于FPGA的梅吉特译码电路设计

摘要

根据循环码的编码译码基本原理，给出了一种简明的循环码设计方法，利用这种方法，可以方便地在通信系统中实现低位数信道的编码译码，具有较高的编码效率。

本文介绍了利用逻辑电路，在Max+plusII平台上，针对实际应用系统，设计并实现了一种基于典型的（7，4）循环码的信道译码,最后列出的设计图纸及其时序仿真运行结果。本系统的开发工具是 Max+plusII。 通过Max+plusII模块设计和VHDL 编程，借用Max+plusII强大的逻辑仿真功能，把欲达到的目标和效果直观的表达了出来。

关键词：循环码，VHDL, Max+plusII

目录

摘要 I

ABSTRACT II

第1章 绪论 1

1.1  课题设计的历史及发展前景 1

1.2  毕业设计内容 2

第2章 开发平台及语言介绍 3

2.1  MAX＋PLUS　II介绍 3

2.2  VHDL介绍 5

2.3  FPGA介绍 6

第3章 循环码的译码 7

3.1 循环码及其描述方式 7

3.1.1 循环码的多项式描述 8

3.1.2 循环码的矩阵描述 8

3.2 循环汉明码 9

3.3 循环码的纠错能力 10

第4章 梅吉特译码器的设计 11

4.1梅吉特译码原理 11

4.2梅吉特译码过程 12

4.2.1  [7,4,3]循环汉明码译码器 13

4.2.2  [7,4]码完整译码器 16

第5章 结论 23

致谢 24

参考文献 25